数字设计：原理与实践（原书第5版）

本书为读者提供了高级（HDL）、低级（电子电路）以及完整的“各种中间级”（门电路、触发器和一些较高级的数字设计构件）层次的基础知识，介绍了与组合电路、时序电路等相关的各方面内容（涉及数制编码、Verilog模块、状态机、FPGA、ROM、RAM以及CMOS逻辑系列等），并提供了大量的设计实例以及具有指导意义的习题。 本书可作为电气工程、计算机工程或计算机科学专业数字逻辑设计课程的入门与进阶教材。

出版者的话 译者序 前言 第1章 引言1 1.1 关于数字设计1 1.2 模拟与数字2 1.3 模拟信号5 1.4 数字逻辑信号5 1.5 逻辑电路与门电路6 1.6 数字设计的软件技术9 1.7 集成电路11 1.8 逻辑族和CMOS13 1.9 CMOS逻辑电路13 1.10 可编程器件17 1.11 专用集成电路19 1.12 印制电路板19 1.13 数字设计层次20 1.14 成本最小化22 1.15 继续学习23 训练题23 第2章 数制和编码24 2.1 按位计数制24 2.2 二进制、八进制和十六进制25 2.3 二–十进制转换27 2.4 二进制数的加法和减法29 2.5 负数的表示31 2.5.1 原码表示法31 2.5.2 补码数制31 2.5.3 二进制补码表示法32 *2.5.4 二进制反码表示法33 *2.5.5 余码表示法33 2.6 二进制补码的加法和减法33 2.6.1 加法规则33 2.6.2 图示法34 2.6.3 溢出35 2.6.4 减法规则35 2.6.5 二进制补码与无符号二进制数36 *2.7 二进制反码的加法和减法37 *2.8 二进制乘法38 *2.9 二进制除法39 *2.10 十进制数的二进制编码40 2.11 格雷码42 *2.12 字符编码43 2.13 动作、条件和状态的编码45 *2.14 n维体与距离46 *2.15 检错码和纠错码47 2.15.1 检错码48 2.15.2 纠错码与多重检错码49 2.15.3 汉明码51 2.15.4 循环冗余校验码53 2.15.5 二维码53 2.15.6 校验和码55 2.15.7 n中取m码55 2.16 用于串行数据传输与存储的编码55 2.16.1 并行/串行数据55 *2.16.2 串行线路编码56 参考资料58 训练题59 练习题61 第3章 开关代数和组合逻辑64 3.1 开关代数65 3.1.1 公理66 3.1.2 单变量定理67 3.1.3 二变量定理和三变量定理68 3.1.4 n变量定理69 3.1.5 对偶性71 3.1.6 逻辑函数的标准表示法72 3.2 组合电路分析74 3.3 组合电路的综合79 3.3.1 电路描述与设计80 3.3.2 电路处理82 3.3.3 组合电路最小化85 *3.3.4 卡诺图86 *3.4 时序冒险88 3.4.1 静态冒险88 3.4.2 利用卡诺图发现静态冒险89 3.4.3 动态冒险91 3.4.4 设计无冒险电路91 参考资料92 训练题93 练习题 94 第4章 数字设计实践97 4.1 文档标准97 4.1.1 方框图98 4.1.2 门的符号100 4.1.3 信号名和有效电平101 4.1.4 引脚的有效电平102 4.1.5 常量逻辑信号103 *4.1.6 “圈到圈”逻辑设计104 4.1.7 HDL模型中的信号命名106 4.1.8 绘制布局图108 4.1.9 总线110 4.1.10 附带的图示信息111 4.2 电路时序112 4.2.1 时序图112 4.2.2 传输延迟114 4.2.3 时序说明115 *4.2.4 采样时序说明116 4.2.5 时序分析工具119 4.3 基于HDL的数字设计120 4.3.1 HDL的历史120 4.3.2 为什么用HDL121 4.3.3 HDL的EDA工具组121 4.3.4 基于HDL的设计流程123 参考资料126 训练题126 练习题128 第5章 Verilog硬件描述语言129 5.1 Verilog模型和模块130 5.2 逻辑系统、网格、变量和常量134 5.3 向量和操作符137 5.4 数组140 5.5 逻辑操作符和表达式142 5.6 编译器命令143 5.7 结构化模型144 5.8 数据流模型148 5.9 行为化模型（过程代码）149 5.9.1 always语句与程序块149 5.9.2 过程语句151 5.9.3 推理出的锁存器151 5.9.4 赋值语句151 5.9.5 begin-end程序块153 5.9.6 if和if-else语句154 5.9.7 case语句155 5.9.8 循环语句158 5.10 函数和任务160 5.11 时间维度163 5.12 模拟164 5.13 测试平台165 5.14 时序逻辑设计的Verilog特性169 5.15 综合169 参考资料170 训练题171 练习题171 第6章 基本组合逻辑元件173 6.1 只读存储器175 6.1.1 ROM和真值表175 6.1.2 用ROM实现任意组合逻辑函数176 6.1.3 FPGA查询表178 *6.2 组合型PLD179 6.2.1 可编程逻辑阵列179 6.2.2 可编程阵列逻辑器件181 6.3 译码和选择183 *6.3.1 一种更加数学化的译码器定义184 6.3.2 二进制译码器185 6.3.3 更大型的译码器188 6.3.4 用Verilog实现的译码器190 6.3.5 定制的译码器200 6.3.6 七段译码器204 6.3.7 二进制编码器205 6.4 多路复用器206 6.4.1 门级多路复用器电路208 6.4.2 扩展多路复用器212 6.4.3 多路复用器、多路分配器和总线212 6.4.4 用Verilog实现多路复用器214 参考资料217 训练题218 练习题219 第7章 更多的组合构件224 7.1 三态器件224 7.1.1 三态缓冲器224 *7.1.2 标准MSI三态缓冲器226 7.1.3 用Verilog实现三态输出229 7.1.4 用FPGA实现三态输出230 7.2 优先编码器232 7.2.1 级联优先编码器233 7.2.2 用Verilog实现优先编码器234 7.3 异或门和奇偶校验功能238 7.3.1 异或门和异或非门238 7.3.2 奇偶校验电路240 7.3.3 奇偶校验的应用240 7.3.4 用Verilog实现异或门和奇偶校验电路243 7.4 比较器247 7.4.1 比较器结构247 7.4.2 迭代电路248 7.4.3 迭代比较器电路249 7.4.4 数值比较器250 7.4.5 用HDL实现比较器253 7.4.6 用Verilog实现比较器254 7.4.7 比较器测试平台257 *7.4.8 比较比较器的性能261 *7.5 用Verilog实现的随机逻辑示例265 训练题270 练习题272 第8章 组合算术元件278 8.1 加法和减法278 8.1.1 半加器和全加器278 8.1.2 串行进位加法器279 8.1.3 减法器280 8.1.4 先行进位加法器281 8.1.5 组间串行进位加法器283 8.1.6 组间先行进位285 *8.1.7 MSI算术逻辑单元287 8.1.8 用Verilog实现加法器288 *8.1.9 并行前缀加法器295 *8.1.10 FPGA CARRY4 元件300 8.2 移位和旋转302 8.2.1 桶形移位器302 8.2.2 用Verilog实现桶形移位器305 8.3 乘法311 8.3.1 组合乘法器结构311 *8.3.2 用Verilog实现乘法314 *8.4 除法319 8.4.1 基本无符号二进制除法算法319 8.4.2 用Verilog实现除法320 参考资料324 训练题325 练习题325 第9章 状态机329 9.1 状态机基础329 9.2 状态机结构和分析332 9.2.1 状态机结构332 9.2.2 输出逻辑333 9.2.3 状态机的时序334 9.2.4 使用D触发器的状态机分析335 9.3 用状态表设计状态机341 9.3.1 状态表设计举例342 *9.3.2 状态最小化345 9.3.3 状态赋值346 *9.3.4 采用D触发器的综合350 9.3.5 超越状态表353 *9.4 用状态图设计状态机354 *9.5 用ASM图设计状态机358 9.6 用Verilog设计状态机362 参考资料364 训练题365 练习题367 第10章 时序逻辑元件372 10.1 双稳态元件372 10.1.1 数字分析372 10.1.2 模拟分析372 10.1.3 亚稳态特性374 10.2 锁存器和触发器374 10.2.1 S-R锁存器375 10.2.2 _S-_R锁存器377 10.2.3 D锁存器377 10.2.4 边沿触发D触发器379 10.2.5 具有使能端的边沿触发D触发器381 10.2.6 T触发器381 10.3 用Verilog实现锁存器和触发器382 10.3.1 实例化语句和库元件382 10.3.2 行为化锁存器和触发器模型386 10.3.3 更多关于用Verilog实现时钟的讨论392 10.4 多位寄存器和锁存器392 10.4.1 MSI寄存器和锁存器393 10.4.2 用Verilog实现多位寄存器和锁存器394 *10.5 各种各样的锁存器和双稳态器件的应用395 10.5.1 开关消颤395 10.5.2 总线保持器电路396 *10.6 时序PLD397 10.7 FPGA时序逻辑元件398 *10.8 反馈时序电路402 10.8.1 基本分析402 10.8.2 分析具有多个反馈回路的电路405 10.8.3 反馈时序电路设计407 10.8.4 用Verilog实现反馈时序电路408 参考资料409 训练题409 练习题411 第11章 计数器和移位寄存器416 11.1 计数器416 11.1.1 行波计数器417 11.1.2 同步计数器417 11.1.3 一个通用的4位计数器电路418 11.1.4 二进制计数器状态的译码421 11.1.5 用Verilog实现计数器422 11.2 移位寄存器426 11.2.1 移位寄存器的结构426 11.2.2 移位寄存器型计数器429 11.2.3 环形计数器429 *11.2.4 Johnson计数器431 11.2.5 线性反馈移位寄存器型计数器433 11.2.6 用Verilog实现移位寄存器436 11.2.7 时序发生器举例439 11.2.8 LFSR举例445 *11.3 迭代电路与时序电路447 参考资料449 训练题450 练习题452 第12章 用Verilog实现状态机457 12.1 Verilog状态机编码风格457 12.1.1 基本的编码风格457 12.1.2 一个Verilog状态机举例458 12.1.3 组合的状态存储器和次态逻辑460 12.1.4 复位输入461 12.1.5 用Verilog实现Moore型流水线输出462 12.1.6 不用状态表的直接Verilog编程463 *12.1.7 状态机抽取464 12.2 Verilog状态机测试平台465 12.2.1 状态机测试平台构造方法465 12.2.2 测试平台举例466 12.2.3 为测试检查次态逻辑470 12.2.4 总结471 12.3 1计数器472 12.4 组合锁474 12.5 雷鸟车尾灯477 12.6 重新设计交通灯控制器480 12.7 猜谜游戏484 *12.8 “无关”状态编码487 12.9 状态机分解489 12.10 三部曲游戏494 参考资料500 训练题501 练习题502 第13章 时序电路设计实践508 13.1 时序电路文档实践508 13.1.1 一般要求508 13.1.2 逻辑符号509 13.1.3 状态机描述509 13.1.4 时序图和时序规格说明510 13.2 同步设计方法论514 13.2.1 同步系统结构514 13.2.2 一个同步系统设计举例516 13.3 同步设计的难点521 13.3.1 时钟偏移521 13.3.2 选通时钟524 13.3.3 异步输入527 13.4 同步器故障和亚稳定性529 13.4.1 同步器故障529 13.4.2 亚稳定性消解时间530 13.4.3 可靠同步器设计530 13.4.4 亚稳定的时序分析531 13.4.5 更好的同步器533 13.4.6 其他同步器设计534 13.5 双时钟同步举例536 参考资料550 训练题550 练习题551 第14章 数字电路554 14.1 CMOS逻辑电路555 14.1.1 CMOS逻辑电平555 14.1.2 MOS晶体管556 14.1.3 基本的CMOS反相器电路557 14.1.4 CMOS“与非”门和“或非”门558 14.1.5 扇入559 14.1.6 非反相门560 14.1.7 CMOS“与或非”门和“或与非”门561 14.2 CMOS电路的电气特性563 14.2.1 概述563 14.2.2 数据表和规格说明564 14.3 CMOS静态电气特性566 14.3.1 逻辑电平和噪声容限566 14.3.2 带电阻性负载的电路特性567 14.3.3 带非理想输入的电路特性571 14.3.4 扇出573 14.3.5 负载效应574 14.3.6 未用的输入端574 14.3.7 如何损坏CMOS器件575 14.4 CMOS动态电气特性575 14.4.1 转换时间576 14.4.2 传输延迟580 14.4.3 功率损耗581 *14.4.4 电流尖峰与去耦电容器582 *14.4.5 电感效应583 *14.4.6 同时切换与地电平弹跳584 14.5 其他CMOS输入和输出结构586 14.5.1 传输门586 14.5.2 施密特触发器输入587 14.5.3 三态输出588 *14.5.4 漏极开路输出 589 *14.5.5 驱动发光二极管和继电器591 *14.5.6 多源总线592 *14.5.7 线连逻辑593 *14.5.8 上拉电阻593 14.6 CMOS逻辑系列596 14.6.1 HC和HCT596 14.6.2 AHC和AHCT597 *14.6.3 HC、HCT、AHC和AHCT的电气特性597 *14.6.4 AC和ACT600 *14.6.5 FCT和FCT-T600 *14.7 低电压CMOS逻辑和接口601 14.7.1 3.3V LVTTL和LVCMOS的逻辑电平601 14.7.2 5V容许输入602 14.7.3 5V容许输出603 14.7.4 TTL/LVTTL接口小结604 14.7.5 低于3.3 V的逻辑电平604 14.8 差分信号605 参考资料605 训练题606 练习题609 第15章 ROM、RAM和FPGA613 15.1 只读存储器613 15.1.1 ROM的内部结构614 15.1.2 二维译码615 15.1.3 商用ROM类型616 15.1.4 并行ROM接口619 *15.1.5 并行ROM时序620 15.1.6 与非闪存的字节串行接口621 *15.1.7 与非存储器的时序和存取带宽625 *15.1.8 与非存储器的存储管理626 15.2 读/写存储器627 15.3 静态RAM628 15.3.1 静态RAM的输入和输出628 15.3.2 静态RAM的内部结构629 *15.3.3 静态RAM的时序630 *15.3.4 标准异步SRAM632 *15.3.5 同步SRAM632 15.4 动态RAM636 15.4.1 动态RAM的结构636 15.4.2 SDRAM的时序638 15.4.3 DDR SDRAM641 15.5 现场可编程门阵列641 15.5.1 Xilinx 7系列FPGA家族642 15.5.2 CLB和其他逻辑资源645 15.5.3 输入/输出块647 15.5.4 可编程互连649 参考资料650 训练题651 练习题651

约翰·F. 韦克利（John F. Wakerly） 于斯坦福大学获得电子工程博士学位。他目前是思科系统公司广域网业务部主管工程项目的副总裁，还是斯坦福大学的兼职教授。他在数字设计、微型计算机体系结构、计算机可靠性等方面出版了50多部著作，并在电信与网络领域拥有13项专利。

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