3D集成电路设计——EDA、设计和微体系结构

本书全面地介绍了3D集成电路设计相关的前沿技术，章节之间有侧重也有联系。第1章首先通过处理器与存储器速度差异造成的访问速度问题，引入了3D集成电路产生的原因和存在的问题。第2章介绍了3D集成电路制造相关的基本工艺问题。针对3D集成电路远比平面集成电路严重的散热问题，在第3章总结了相关的热分析和电源传输设计方法，简述了解决相关瓶颈问题的方案。随后，本书走向设计层面，在第4章介绍了带有2D块和3D块的3D布局规划算法。在第5章介绍了几种基于热分析的3D全局布局技术，并通过实验结果比较了多种3D布局技术。第6章针对的是3D集成电路的布线，介绍了基于热分析的3D布线和热通孔插入技术。第7章介绍了重排传统的2D微处理器模块的方法，对不同设计技术、方法进行了讨论。接下来，本书继续提升设计层次，在第8章讨论了3DNoC的设计，包括多种网络拓扑结构和3D片上路由器设计。第9章介绍了高能效服务器设计的3D架构研究。第10章对3D集成电路技术潜在的成本优势进行了系统级分析与设计探索。

译者序 原书序 原书前言 第1章 介绍 1 参考文献 11 第2章 3D集成电路工艺考量 12 2.1 介绍 12 2.2 背景:3D集成技术的初期需求 13 2.3 影响3D设计艺术状态的工艺因素 14 2.3.1 各层的堆叠方向:正面对背面与正面对正面 14 2.3.2 层间对准:层间互连误差 15 2.3.3 键合界面设计 17 2.3.4 硅通孔维度:设计点选择 19 2.3.5 通孔工艺集成和通孔类型的重新分类 21 2.4 总结 23 参考文献 24 第3章 三维 （3D） 芯片的热和电源传输挑战 26 3.1 介绍 26 3.2 三维集成电路中的热问题 27 3.2.1 热PDE 27 3.2.2 稳态热分析算法 28 3.2.3 有限元法（FEM） 30 3.2.4 三维电路热优化 33 3.3 三维芯片中的电源传输 34 3.3.1 电源传输基础 34 3.3.2 三维芯片电源传输:模型和挑战 35 3.3.3 控制PSN噪声的设计技术 39 3.3.4 控制PSN噪声的CAD技术 43 3.4 结论 46 参考文献 46 第4章 热敏感3D布局规划 50 4.1 介绍 50 4.2 问题说明 51 4.2.1 含二维块的三维布局规划 51 4.2.2 含三维块的三维布局规划 52 4.3 含二维块的三维布局规划表示法 53 4.3.1 二维表示法的基本表示 53 4.3.2 不同表示法的分析 57 4.4 含三维块的三维布局规划表示法 61 4.4.1 三维切片树 61 4.4.2 三维CBL 61 4.4.3 三元序列 63 4.4.4 多种表示法的分析 65 4.5 优化技术 66 4.5.1 模拟退火 66 4.5.2 基于SA的含二维块的三维布局规划 66 4.5.3 基于SA的含三维块的三维布局规划 68 4.5.4 解析方法 70 4.6 多种三维布局规划技术的影响 72 4.6.1 含二维块的三维布局规划影响 72 4.6.2 含三维块的三维布局规划的影响 74 4.7 总结和结论 76 附录 折叠3D元件设计 77 参考文献 80 第5章 热敏感三维 （3D） 布局 83 5.1 介绍 83 5.1.1 问题建模 83 5.1.2 现有三维布局技术总览 85 5.2 基于分块的技术 86 5.3 二次均匀建模技术 88 5.3.1 线网长度目标函数 89 5.3.2 单元排布成本函数 90 5.3.3 热分布成本函数 91 5.4 多层布局技术 92 5.4.1 三维布局流程 92 5.4.2 解析布局引擎 92 5.4.3 多层架构 96 5.5 基于变换的技术 97 5.5.1 本地堆叠转换方法 98 5.5.2 折叠转换方法 98 5.5.3 基于窗口的堆叠/折叠转换方法 99 5.6 合法化和详细布局技术 100 5.6.1 粗合法化 100 5.6.2 详细合法化 101 5.6.3 通过RCN图的层指定 103 5.7 三维布局流程 104 5.8 多种三维布局技术的影响 104 5.8.1 线网长度和TSV数目的折中 105 5.8.2 热优化的影响 110 5.9 三维布局对线网长度和中继器使用的影响 111 5.9.1 二维/三维布局器和中继器估计 112 5.9.2 实验设置和结果 112 5.10 总结和结论 114 参考文献 115 第6章 三维 （3D） 集成电路中的热通孔插入和热敏感布线 118 6.1 介绍 118 6.2 热通孔 118 6.3 把热通孔插入到布局后的设计 120 6.4 布线算法 123 6.4.1 多层方式 124 6.4.2 使用线性编程的两段方法 126 6.5 结论 129 参考文献 129 第7章 三维 （3D） 微处理器设计 131 7.1 介绍 131 7.2 堆叠完整模块 132 7.2.1 三维堆叠式缓存 132 7.2.2 可选功能 135 7.2.3 系统级集成 139 7.3 堆叠功能单元模块 139 7.3.1 移除互连线 139 7.3.2 对硅通孔的要求 141 7.3.3 设计局限问题 142 7.4 拆分功能单元模块 143 7.4.1 三维缓存结构的折中 143 7.4.2 运算单元的三维分拆 148 7.4.3 三维加法器 148 7.4.4 接口单元 150 7.5 结论 151 参考文献 153 第8章 三维 （3D） 片上网络架构 155 8.1 介绍 155 8.2 片上网络的简要介绍 156 8.2.1 NoC拓扑 156 8.2.2 NoC路由设计 158 8.2.3 NoC设计的更多信息 158 8.3 三维NoC架构 159 8.3.1 对称的NoC路由设计 159 8.3.2 三维（3D）NoC总线混合路由设计 161 8.3.3 真三维（3D）路由设计 162 8.3.4 按维度分解NoC路由设计 164 8.3.5 多层三维NoC路由设计 164 8.3.6 三维NoC拓扑设计 165 8.3.7 三维工艺对NoC设计的影响 166 8.4 使用三维NoC架构的多处理器芯片设计 166 8.4.1 三维二级缓存在CMP架构上的堆叠 167 8.4.2 dTDMA总线作为通信支柱 168 8.4.3 三维（3D）NoC总线混合路由架构 169 8.4.4 处理器和二级缓存组织 170 8.4.5 缓存管理策略 170 8.4.6 方法学 172 8.4.7 结果 173 8.5 结论 176 参考文献 176 第9章 PicoServer:使用三维 （3D） 堆叠技术建立能源效率服务器 179 9.1 介绍 179 9.2 背景 182 9.2.1 服务器平台 182 9.2.2 三维堆叠技术 184 9.2.3 DRAM技术 186 9.3 方法 186 9.3.1 仿真研究 186 9.3.2 估算功率及面积 189 9.4 PicoSever架构 191 9.4.1 核心架构和多线程的影响 192 9.4.2 宽共享总线架构 193 9.4.3 片上DRAM架构 194 9.4.4 一个CMP架构的多NIC需求 198 9.4.5 在三维堆叠中的热考虑 198 9.4.6 将闪存集成到PicoServer的影响 200 9.5 结果 205 9.5.1 整体表现 205 9.5.2 总体功率 208 9.5.3 能源效率的帕累托（Pareto）图 209 9.6 结论 212 参考文献 212 第10章 系统级三维 （3D） 集成电路成本分析与设计探索 216 10.1 介绍 216 10.2 三维集成电路的早期设计评估 217 10.2.1 “兰特规则”的初探 217 10.2.2 芯片面积和金属层估计 218 10.2.3 TSV技术的影响 219 10.3 三维（3D）成本模型 220 10.4 系统级三维IC设计探索 223 10.4.1 评估TSV对芯片面积的影响 223 10.4.2 三维（3D）IC中减少金属层的潜力 223 10.4.3 键合工艺:D2W或W2W 224 10.4.4 成本与三维层数 225 10.4.5 异构堆叠 226 10.5 成本驱动型的三维设计流程 227 10.5.1 案例分析:两层OpenSPARC T1三维处理器 229 10.6 交互对称设计的三维掩膜版的重复使用 230 10.7 结论 231 参考文献 231

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